Re: [提問]AESA和APAR的差別,賞金500P

看板 Military
作者 sedgewick (三分熟的鬧鐘)
時間 2024-11-12 09:51:29
留言 19 ( 3推 0噓 16→ )
回文 6則
※ 引述《sedgewick (三分熟的鬧鐘)》之銘言: 上班前快速來回一下. : 推 Bogy802 : analog domain filter,輕輕帶過了 其實也不是我要略過, 因為我也不會. 但這就我們日常的開發流程... block diagram 就報給 SA 這樣畫上去, 後面不是我煩惱的. XD 然後其實 EE unit 也不會自己無中生有. 他一樣是拿現有的東西來湊湊看, 確實也有湊不出來的時候. 那也沒什麼, 去找 PM 降規格嘛......這沒難度. 我要加一顆 DSP(這算比較複雜的了)也就是這樣加而已. 但那顆 DSP 我是不會做的, 而我們的 EE 也不會做. : 噓 cwchang2100 : 其實你根本不懂軍用雷達,只要隨便拿幾個軍用雷達 其實我倒比較好奇 cw 兄手上在做的是什麼東西?? 我那個 TI radar turnkey 不用你嫌, 我自己也覺得弱. 難度可能跟國中科展差不多. 但可能也是我們公司有 hardware/kernel/driver team. 我只要顧雷達的本質就好. 發射, 回波跟訊號處理, 總之看不到的那些歸我. 然後這個 TI turnkey 都叫 turnkey 了, 也沒什麼好顧的. 所以 cw 兄要分享一下嗎? : → cwchang2100 : 另外,如果你覺得FPGA不夠快,你可能無法跨入現代雷達 : → cwchang2100 : 的領域,只能去玩玩單晶片的車用雷達. 這樣反過來說好了... 數位訊號處理跟演算法的領域用 FPGA 多半是不得已. 總不會說雷達裡面的訊號處理不重要吧!? : 推 daydream314 : 恩 UHF 雷達確實很難想像 pulse compression 會有 : → daydream314 : 1GHz頻寬 但我查到的蠻多資料都講到這種等級的頻寬. UHF 本身 bandwidth 就接近 3GHz, 塞一個 1GHz 的東西是也塞得下. 但我看到的資料多半是講 X band 或 S band 倒是沒錯. : 推 kdjf : 陸基固定/船基不怕耗電和體積,用低頻+直接取樣 : → kdjf : 陸基機動/空用玩高頻+前處理,不是軍用/民用就一點 : → kdjf : 要用什麼架構 : 推 kdjf : 然後RF用"FPGA"也不是S大想的ADC後面就狹義的FPGA : → kdjf : 而是各種包含高速DMA-平行FFT電路類DSP前端,實現SD : → kdjf : R的FPGA,實現控制的processing unit全部包好在一起 : → kdjf : 的東西 其實是說不會這樣叫 FPGA, 很容易誤會... kd 兄說的這個架構通常都稱作 hybrid 或者 heterogeneous. 它主要的運算都還是集中在 DSP 這類的高速運算單元上. 為什麼不會這樣叫, 只是因為 FPGA 湊出來的系統可以非常大. 我前公司就有 DSP IP 的廠商送來的 evaluation kit. 整個 DSP 全部做在一塊巨大的 FPGA 上, 辦公桌只能擺一塊. 因為他們要 debug next generation IP, 要知道客戶意見. 跑起來慢到令人髮指, 速度不知道有沒有正式版的 5%... XD 我上文說的 FPGA = 1/3 DSP 已經是高速 FPGA 了. 另外奇葩的也有整顆 arm 在 FPGA 上評估, 光開機就要一個小時. 正式版的硬體開機大概三到五秒, 你看差幾倍. 所以說「某某東西用 FPGA 做」. 那聽起來是整個都用 FPGA 爬出來的, 因為那真的做得到. 但回過頭來說, 我們用 FPGA 在實務上都是充當 MCU. 這種元件都在管 I/O 跟 flow control, 速度不用特別快. 但天天要改, MCU 型號一多那庫存也超無言的. 所以乾脆放個夠用的 FPGA, 但它基本上都是屬於慢速的 circuit. 我看到的用 FPGA 做運算反而多半是學術領域, 這論文很多. 但 cw 兄說他這個 FPGA 是用來解訊號的? 這就真的不太常見. 要十點了, 先卡在這裡. -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.230.92.93 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Military/M.1731376292.A.063.html

回文

[提問]AESA和APAR的差別,賞金500P
2 21 military dalastw330
2024-07-13 09:15:08
Re: [提問]AESA和APAR的差別,賞金500P
1 2 military skyhawkptt
2024-07-13 10:46:10
Re: [提問]AESA和APAR的差別,賞金500P
27 31 military sedgewick
2024-07-13 22:32:43
Re: [提問]AESA和APAR的差別,賞金500P
27 197 military sedgewick
2024-11-11 20:22:07
Re: [提問]AESA和APAR的差別,賞金500P
2 5 military sedgewick
2024-11-12 00:13:13

留言

ejsizmmy fpga就開發方便,改起來不用重新流片 11/12 09:55 1F
user1120 DSP+ASIC+FPGA, 這要算是整個系統了,FPGA只是裡面 11/12 10:09 2F
user1120 腳色之一 11/12 10:09 3F
user1120 從速度快、彈性低 到 速度慢、彈性高, 11/12 10:10 4F
user1120 就 ASIC --> DSP --> FPGA 11/12 10:11 5F
user1120 理論上絕大多數的雷達信號處理,都開ASIC 去做, 11/12 10:12 6F
user1120 也不是不行,就成本高、彈性低,但至少性能是可以 11/12 10:12 7F
user1120 保證的,只是彈性是真的太低就是了 11/12 10:12 8F
squelch 就分段取樣處理再合併處理就好了,沒有那麼困難。 11/12 10:54 9F
squelch 差別在處理結果的時間延遲會比較大,這本來就是會 11/12 10:54 10F
squelch 發生的的事。另外設備體積也比較大,吃電這樣。FPG 11/12 10:54 11F
squelch A主要用途是預先設計電路,評估可行後再做成ASIC。 11/12 10:54 12F
squelch FPGA可以模擬純硬體下電路延遲,但是韌體程式的時 11/12 10:54 13F
squelch 間延遲這要設計人員自己算這樣而已。 11/12 10:54 14F
wahaha99 "理論上" ASIC可以做到 1 clock FFT 吧, 11/12 11:42 15F
wahaha99 從Load到計算到輸出,用多pipeline就好 11/12 11:43 16F
wahaha99 那ASIC能做, FPGA就能做才對, 只是最高頻率比較慢 11/12 11:43 17F
wahaha99 所以說FPGA比DSP慢我很訝異,那個可以做專用指令啊 11/12 11:44 18F
wahaha99 連你要的資料長度都是指定好的 11/12 11:44 19F

最新文章

[耍冷] 推特上在夯什麼 Part.1694
joke funghikun
2024-11-12 11:49:29
[長篇] 那年海風說 3-6
story utt1416
2024-11-12 11:42:56
[耍冷] 從小許願真的成真了
joke q29362830
2024-11-12 11:38:03
[活動] 神明加持養命之旅11/16
folklore william0405
2024-11-12 11:28:47
[閒聊] 家族餐費問題
womentalk freshbud
2024-11-12 11:09:31
[閒聊] 血糖高好吃虧喔
womentalk vvizz
2024-11-12 11:05:29
[長篇] 金魚 6-2
story whatsj
2024-11-12 10:58:09
[心得] Kobo書檔下載規則修正
book sunways
2024-11-12 10:55:50
[耍冷] 習近平雞雞很小
joke ayohung
2024-11-12 10:53:16
[閒聊] 體脂高好吃虧喔
womentalk watson8132
2024-11-12 10:35:50